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ANSYS LUMERICAL
Lumerical INTERCONNECT：フォトニック回路とリンク全体の解析
個々のデバイス特性をコンパクトモデルとしてつなぎ、光回路とリンク全体の性能を評価します。デバイス設計の変更がシステム性能にどう効くかを、その場で確認できます。
概要
素子の集まりを、系として評価する
デバイス単体で良い特性が出ても、回路に組み込んだときに仕様を満たすとは限りません。挿入損失の積み上がり、反射の多重干渉、素子間のばらつき。これらは系として解いて初めて見えます。
FDTDやMODEで求めたSパラメータをコンパクトモデルとして取り込み、回路図の形で接続します。時間領域と周波数領域の両方の解析に対応します。
電気光学の同時解析にも対応し、基本的な電気回路要素を含めて送受信系を評価できます。トランジスタレベルのドライバやTIAまで含めて解く場合は、Cadence Spectreとのco-simulationなどのEDA連携を利用します。
INTERCONNECTの利点
階層をつないで解くことの効果
01
階層をつなぐ
デバイス解析や測定から得たデータを、コンパクトモデルとして回路解析に反映できます。
02
時間・周波数
アイダイアグラムと周波数応答の両方を扱えます。
03
ばらつき
統計モデルがあればMonte Carlo解析で歩留まりを、プロセスコーナーが定義されていればCorner解析で性能範囲を評価できます。
使いどころ
向く場合と、向かない場合
他の手法のほうが速く正確に解ける場面もあります。以下は選択の目安です。
INTERCONNECTを使う
- PIC全体の挿入損失とクロストークを積み上げる
- 光リンクのアイ開口とBERを評価する
- WDMシステムのチャネル間干渉を見る
- 変調器・受光器を含む送受信系を設計する
- デバイス仕様の変更がリンク性能に与える影響を見る
別の手法を検討する
- 単一デバイスの電磁界 → FDTDまたはMODE
- コンパクトモデルの生成 → CML Compiler
- 電子回路と同じ回路図で設計する → Cadence Virtuoso（SpectreとINTERCONNECTの同時解析、またはPhotonic Verilog-Aモデル）
デバイス単体の解析と、回路として統合した解析の役割分担。
代表的な用途
どの分野で使われているか
光トランシーバ・CPO
送受信リンクのアイ開口とBER
WDMシステム
チャネル配置とクロストーク
入力と出力
何を与えると、何が得られるか
回路構成と信号条件に対して、伝送特性や信号品質が返ります。
INPUT
何を用意すればよいか
| コンパクトモデル | Sパラメータ、CMLライブラリ、内蔵素子モデル |
| 回路構成 | 素子の接続関係 |
| 信号源 | 変調フォーマット、ビットレート、光源特性 |
| 解析条件 | 時間領域または周波数領域 |
INTERCONNECT
回路シミュレーション
OUTPUT
何が得られるか
| アイダイアグラム | 開口、ジッタ、消光比 |
| BER | ビット誤り率、Q値、アイ開口率 |
| 周波数応答 | 伝達関数、群遅延 |
| スペクトル | チャネルごとの信号パワー、雑音パワー、OSNR |
解析ワークフロー
実際の進めかた
sample rateが不足すると時間波形の帯域を十分に表現できず、time windowが短すぎると狭いスペクトル構造を分解できません。解析目的に応じた設定が結果精度に直結します。
01
コンパクトモデルライブラリを読み込む
ファウンドリから受け取った.cmlをDesign Kitsに導入します。
02
回路図を作成する
Element LibraryやDesign Kitから素子を配置して回路を構成します。必要に応じて、Sパラメータや実測・デバイス解析から得たデータを、素子モデルに応じた形式で取り込みます。
03
ソルバーと信号条件を設定する
TSM（閉ループ向き）、TBM（開ループ向き）、SPS（周波数領域）から選びます。sample rateとtime windowは時間領域（TSM・TBM）の設定です。
04
測定器を置いて実行する
Optical Network Analyzerで透過特性・群遅延・分散を、Eye DiagramでBERやジッタを求めます。
05
掃引・最適化・歩留まりを評価する
パラメータ掃引や最適化に加え、統計モデルが用意されている場合はMonte Carlo解析で製造ばらつきに対する歩留まりを評価できます。プロセスコーナーが定義されたCMLでは、Corner解析で条件ごとの性能範囲を確認できます。
EDA連携
EDA環境と組み合わせて使う：Photonic Verilog-A
Photonic Verilog-Aは、INTERCONNECTとCML Compilerのワークフローの一部です。同じ元データから電子回路設計環境（EDA）向けのモデルを生成し、電子回路と同じ回路図の中で光回路を扱えます。
INTERCONNECTとの使い分け
INTERCONNECTはフォトニック回路の解析に、Photonic Verilog-AはEDA環境での電子・光回路のco-simulationに使用します。両者は同じモデルソースデータを活用できます。
CML Compilerでモデル生成
CML CompilerがPhotonic Verilog-Aモデルを生成します。素子ごとの元データからライブラリを構築し、EDA環境向けに配布します。
Cadence Virtuoso / Spectre
代表的なワークフローです。生成したモデルとシンボルをVirtuosoに読み込み、電子回路と光回路を同じ回路図で設計・シミュレーション・レイアウトまで進められます。
Synopsys OptoCompiler
OptoCompilerとPrimeSim SPICE / PrimeSim HSPICEによる電子・光回路のco-simulationに対応します。対応バージョンや動作環境は最新のシステム要件をご確認ください。
Photonic Verilog-A専用のライセンスはありません。Ansys側はINTERCONNECTまたはEnterpriseのライセンスで利用でき、モデルの生成にはCML Compilerのライセンスが必要です。EDAツール側のライセンスは別途必要です。
INTERCONNECTのコンパクトモデルとPhotonic Verilog-Aのモデルは、信号や情報の受け渡し方式が根本的に異なるため、同じ回路内で光学的に接続することはできません。
よくあるご質問
INTERCONNECTについてよくいただく質問
導入前によくいただく質問をまとめました。
FDTDの結果をどう取り込みますか。
FDTDで抽出したSパラメータを、INTERCONNECTのSパラメータ素子やコンパクトモデルとして取り込めます。使用するモードやポート、周波数／波長範囲を整合させて使用します。
電気回路と一緒に解けますか。
可能です。INTERCONNECT単体でも基本的な電気回路要素を含む電気光学回路を解析できます。トランジスタレベルのドライバやTIAを含む詳細な電子・光回路の同時解析には、Cadence Spectreとのco-simulationなどのEDA連携を利用します。
PDKのモデルは使えますか。
INTERCONNECT対応のCML（Compact Model Library）が提供されているPDKであれば利用できます。CMLの提供内容や対応バージョンはファウンドリ／プラットフォームごとに異なるため、事前にご確認ください。
自作の素子モデルは追加できますか。
追加できます。Sパラメータや解析式を用いたScripted Element、複数の素子をまとめたCompound Elementなどでカスタム素子を定義できます。
日本語サポートとトレーニング
解析設定から結果の妥当性の判断まで、ご相談いただけます。実際に操作するハンズオン形式のトレーニングもご用意しています。
サポート →
トレーニング →
ご相談前にお知らせいただけると助かること
- 対象波長と材料
- デバイス構造とおおよその寸法
- 評価したい特性と目標値
- 既存の解析データや測定結果の有無
- 想定しているスケジュール
お伝えいただけない情報があっても構いません。差し支えのない範囲で結構です。
解きたい課題で、実際に動かしてみてください
デモではお客様の対象に近い題材を使います。必要な構成と所要時間の目安もその場でお伝えできます。