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フォトニック集積回路(PIC)の設計ワークフロー

PICは数十から数千の素子を一つのチップに集積します。素子は厳密に解き、回路は等価モデルで解く。この階層をどう作り、どこで精度を失わずにつなぐかが設計の中心になります。

設計課題

解けない規模を、階層に分けて解く

グレーティングカプラの数十マイクロメートルから、回路のセンチメートルまで。単一の電磁界解析でこの範囲を扱うことはできません。素子を厳密に解き、コンパクトモデルに圧縮し、回路として組み直す。圧縮のたびに精度は静かに失われるため、どのデータがどのモデルの根拠かを追える構造が要ります。

要件 | モデルの追跡性すべてのコンパクトモデルが厳密解析または実測にさかのぼれ、プロセス更新時に再生成できること
要件 | ばらつきへの耐性空間相関を持つ製造ばらつきのもとで、回路性能を分布として予測できること
要件 | 電気系との協調駆動回路と同じスキマティックとテストベンチの上で、光回路を検証できること

設計・シミュレーションワークフロー

素子から回路、そして歩留まりまで

01

素子の厳密解析

構成素子の電磁界応答を解く。能動素子はキャリアと熱もあわせて解く。

02

パラメータ抽出

回路モデルが必要とするSパラメータや実効屈折率に還元する。

03

コンパクトモデル構築

版管理された検証済みのモデルライブラリとして整備する。

04

回路シミュレーション

スキマティックを組み、周波数応答と過渡応答を評価する。

05

レイアウトと逆注釈

スキマティック駆動でレイアウトを作り、実座標で再検証する。

06

歩留まりと協調検証

コーナー解析とモンテカルロで歩留まりを求め、電気系と協調検証する。

工程はプロジェクトにより異なります。既存のPDKやモデル資産を持ち込んで、途中から始めることもできます。

関連製品

各工程で使用する製品

製品ごとの機能と対応範囲は、それぞれの製品ページに記載しています。

Lumerical FDTD

受動素子の厳密解析を担います。三次元FDTDで、構成素子の電磁界応答を求めます。

対応工程 / 01-02

Lumerical MODE

導波路とモードの解析、平面伝搬を担います。FDE、EME、varFDTDを構造に応じて使い分けます。

対応工程 / 01-02

Lumerical マルチフィジックス

能動素子と熱の解析を担います。CHARGEとHEATで、キャリア輸送と温度分布を求めます。

対応工程 / 01-02

Lumerical CML Compiler

コンパクトモデルの生成を担います。抽出したパラメータを、版管理されたモデルライブラリとして整備します。

対応工程 / 03

Lumerical INTERCONNECT

回路解析と歩留まり評価を担います。周波数応答と過渡応答、コーナー解析とモンテカルロを扱います。

対応工程 / 04-06

ファウンドリ・製造

設計データを製造につなぐ

回路レイアウトが固まった段階で、マルチプロジェクトウェハ(MPW)または専用ランによる試作に進みます。対象プラットフォームのプロセス設計キットに沿っていること、出力するレイアウトが選択した製造形態の制約と一致していることを、受け渡しの前に確認します。

試作・製造の可否と形態は、対象プラットフォームとプロセス条件をもとに個別に判断します。

対象プラットフォームと回路規模から、ご相談ください

設計の現在地(PDKの有無、既存のモデル資産、検証したい範囲)をお知らせいただければ、適切な進め方をご提案します。